Release 5.2.03i - Par F.31 Copyright (c) 1995-2002 Xilinx, Inc. All rights reserved. Tue Sep 30 14:38:22 2003 File: count4.dly The 20 Worst Net Delays are: ------------------------------- | Max Delay (ns) | Netname | ------------------------------- 2.407 T<29> 2.321 T<28> 2.078 T<27> 2.052 T<26> 1.507 R_IBUF 0.697 GLOBAL_LOGIC0 0.491 T<12> 0.491 T<2> 0.491 T<10> 0.491 T<24> 0.491 T<8> 0.491 T<22> 0.491 T<0> 0.491 T<20> 0.491 T<6> 0.491 T<18> 0.491 T<16> 0.491 T<14> 0.491 T<4> 0.476 GLOBAL_LOGIC1 --------------------------------- ------------------------------------------------------------------------------- Net Delays ------------------------------------------------------------------------------- GLOBAL_LOGIC0 PWR_GND_0.Y 0.697 T<0>.G1 GLOBAL_LOGIC1 PWR_VCC_0.X 0.476 T<0>.F1 R_IBUF R.I 1.417 T<0>.SR 1.263 T<2>.SR 1.263 T<4>.SR 1.255 T<6>.SR 1.207 T<8>.SR 1.156 T<10>.SR 1.063 T<12>.SR 0.800 T<14>.SR 0.905 T<16>.SR 1.216 T<18>.SR 1.290 T<20>.SR 1.359 T<22>.SR 1.389 T<24>.SR 1.507 T<26>.SR 1.410 T<28>.SR T<0> T<0>.XQ 0.491 T<0>.F2 T<10> T<10>.XQ 0.491 T<10>.F2 T<11> T<10>.YQ 0.407 T<10>.G3 T<12> T<12>.XQ 0.491 T<12>.F2 T<13> T<12>.YQ 0.407 T<12>.G3 T<14> T<14>.XQ 0.491 T<14>.F2 T<15> T<14>.YQ 0.407 T<14>.G3 T<16> T<16>.XQ 0.491 T<16>.F2 T<17> T<16>.YQ 0.407 T<16>.G3 T<18> T<18>.XQ 0.491 T<18>.F2 T<19> T<18>.YQ 0.407 T<18>.G3 T<1> T<0>.YQ 0.407 T<0>.G3 T<20> T<20>.XQ 0.491 T<20>.F2 T<21> T<20>.YQ 0.407 T<20>.G3 T<22> T<22>.XQ 0.491 T<22>.F2 T<23> T<22>.YQ 0.451 T<22>.G3 T<24> T<24>.XQ 0.491 T<24>.F2 T<25> T<24>.YQ 0.407 T<24>.G3 T<26> T<26>.XQ 2.052 Q<0>.O 0.506 T<26>.F2 T<27> T<26>.YQ 2.078 Q<1>.O 0.421 T<26>.G3 T<28> T<28>.XQ 2.321 Q<2>.O 0.506 T<28>.F2 T<29> T<28>.YQ 2.407 Q<3>.O 0.421 T<28>.G3 T<2> T<2>.XQ 0.491 T<2>.F2 T<3> T<2>.YQ 0.407 T<2>.G3 T<4> T<4>.XQ 0.491 T<4>.F2 T<5> T<4>.YQ 0.407 T<4>.G3 T<6> T<6>.XQ 0.491 T<6>.F2 T<7> T<6>.YQ 0.407 T<6>.G3 T<8> T<8>.XQ 0.491 T<8>.F2 T<9> T<8>.YQ 0.407 T<8>.G3 T_Madd__n0000_inst_cy_1 T<0>.COUT 0.000 T<2>.CIN T_Madd__n0000_inst_cy_11 T<10>.COUT 0.000 T<12>.CIN T_Madd__n0000_inst_cy_13 T<12>.COUT 0.000 T<14>.CIN T_Madd__n0000_inst_cy_15 T<14>.COUT 0.000 T<16>.CIN T_Madd__n0000_inst_cy_17 T<16>.COUT 0.000 T<18>.CIN T_Madd__n0000_inst_cy_19 T<18>.COUT 0.000 T<20>.CIN T_Madd__n0000_inst_cy_21 T<20>.COUT 0.000 T<22>.CIN T_Madd__n0000_inst_cy_23 T<22>.COUT 0.000 T<24>.CIN T_Madd__n0000_inst_cy_25 T<24>.COUT 0.000 T<26>.CIN T_Madd__n0000_inst_cy_27 T<26>.COUT 0.000 T<28>.CIN T_Madd__n0000_inst_cy_3 T<2>.COUT 0.000 T<4>.CIN T_Madd__n0000_inst_cy_5 T<4>.COUT 0.000 T<6>.CIN T_Madd__n0000_inst_cy_7 T<6>.COUT 0.000 T<8>.CIN T_Madd__n0000_inst_cy_9 T<8>.COUT 0.000 T<10>.CIN clk_BUFGP clk_BUFGP/BUFG.OUT 0.406 T<0>.CLK 0.406 T<2>.CLK 0.406 T<4>.CLK 0.406 T<6>.CLK 0.399 T<8>.CLK 0.399 T<10>.CLK 0.399 T<12>.CLK 0.399 T<14>.CLK 0.389 T<16>.CLK 0.389 T<18>.CLK 0.389 T<20>.CLK 0.389 T<22>.CLK 0.390 T<24>.CLK 0.390 T<26>.CLK 0.390 T<28>.CLK clk_BUFGP/IBUFG clk.GCLKOUT 0.000 clk_BUFGP/BUFG.IN